Synopsys将于2021年第三季发布首个针对PCIExpress6.0的完整IP解决方案

Synopsys宣布了针对PCIExpress（PCIe）6.0技术的业界首个完整IP解决方案，其中包括控制器，PHY和验证IP，从而可以早期开发PCIe6.0片上系统（SoC）设计。採用Synopsys广泛部署且经过晶片验证的PCIe5.0DesignWareIP，新的PCIe6.0DesignWareIP支援标準规範中的最新功能，包括64GT/sPAM-4讯号，FLIT模式和L0p电源状态。Synopsys的完整IP解决方案可满足高性能计算，AI和储存SoC不断发展的延迟，频宽和功率效率要求。

Synopsys-Launches-Industrys-Firs.jpg(192KB,下载次数:3)

2021-3-2122:08上传

为了在所有传输大小下实现最小的延迟和最大的吞吐量，用于PCIExpress6.0的DesignWare控制器採用了MultiStream架构，可将单流设计的性能提高2倍。该控制器拥有可用的1024位元架构，可让设计人员在关闭1GHz的时序时实现64GT/sx16频宽。此外该控制器还提供了拥有多个数据源和多虚拟通道实现的最佳流。为了通过内建的验证计划，序列和功能覆盖範围促进加速测试平台的开发，用于PCIe的VC验证IP使用本机SystemVerilog/UVM架构，可以轻鬆地对其进行整合，配置和定製。

Synopsys-PCIE-Gen6-IP-2.png(77.49KB,下载次数:3)

2021-3-2122:11上传

Synopsys的用于PCIe6.0的DesignWarePHYIP提供了独特的自对应DSP演算法，该演算法可以优化模拟和数位均衡，以最大程度地提高功率效率，而与通道无关。PHY使用正在申请专利的诊断功能，使链路停机时间几乎为零。用于PCIe6.0的DesignWarePHYIP的可感知布局的体系结构可最大程度地减少封装串扰，并允许针对x16链路的密集SoC整合。拥有採用ADC的架构的优化数据路径可实现超低延迟。

消息来源

标签：

免责声明：本文为转载，非本网原创内容，不代表本网观点。其原创性以及文中陈述文字和内容未经本站证实，对本文以及其中全部或者部分内容、文字的真实性、完整性、及时性本站不作任何保证或承诺，请读者仅作参考，并请自行核实相关内容。